臺積電近期于北美技術論壇上，針對其最新的N2 2nm工藝，分享了關于缺陷率（D0）的進展情況。盡管具體數據未被直接公布，但通過對比不同工藝缺陷率的歷史變化趨勢，臺積電展示了N2工藝在缺陷控制領域取得的顯著成就。

據悉，在為期約兩個月的試產期間，N2工藝的缺陷率已經與早期的N5/N4工藝持平，甚至在某些方面略勝一籌，并且明顯優于更早期的N7/N6以及近期的N3/N3P工藝?；仡欉^往，N7/N6工藝在試產至量產的過渡期間，缺陷率一度居高不下。而N3/N3P工藝自量產之初，便展現出了比N7/N6更低的缺陷率。N5/N4工藝則自試產階段起，就保持著較低的缺陷率。若N2工藝能夠延續N5/N4的優異表現，其市場前景無疑將極為廣闊。

臺積電透露，N2工藝之所以能夠在缺陷控制方面取得如此顯著的進步，很大程度上得益于其首次引入的GAAFET全環繞晶體管技術。這一創新技術相較于傳統的FinFET晶體管，在電流控制方面表現出了更為出色的能力，從而有效提升了芯片性能，并降低了缺陷率。目前，距離N2工藝年底的大規模量產，還有兩個季度的時間。

臺積電還指出，芯片制造的數量和產能規模對于發現和改進缺陷至關重要。在N2工藝的試產階段，已經流片了大量的芯片，這為快速降低缺陷率提供了堅實的基礎。同時，工藝本身的設計優化和技術成熟度也是影響缺陷率的關鍵因素。通過不斷的技術迭代和優化，臺積電正朝著更高水平的芯片制造邁進。