近期，在北美技術(shù)論壇這一科技盛會(huì)上，臺(tái)積電首次披露了其N(xiāo)2 2nm工藝的關(guān)鍵性能指標(biāo)——缺陷率（D0）的最新進(jìn)展。據(jù)悉，N2工藝的缺陷率表現(xiàn)遠(yuǎn)超之前的7nm、5nm及3nm等先進(jìn)制程。

盡管臺(tái)積電并未透露具體的缺陷率數(shù)據(jù)，但通過(guò)對(duì)比不同工藝缺陷率隨時(shí)間變化的趨勢(shì)圖，可以清晰地看到N2工藝的優(yōu)勢(shì)所在。這一趨勢(shì)圖展示了從早期試產(chǎn)到接近量產(chǎn)階段，各工藝缺陷率的演變情況。

值得注意的是，N2工藝首次采用了GAAFET全環(huán)繞晶體管技術(shù)，這一創(chuàng)新為臺(tái)積電在半導(dǎo)體制造領(lǐng)域樹(shù)立了新的里程碑。目前，N2工藝距離大規(guī)模量產(chǎn)還有兩個(gè)季度的時(shí)間，預(yù)計(jì)將在今年年底正式投產(chǎn)。

在N2工藝的近兩個(gè)月試產(chǎn)期間，其缺陷率表現(xiàn)與同期的N5/N4工藝相當(dāng)，甚至略勝一籌。與更早的N7/N6以及N3/N3P工藝相比，N2的缺陷率更是顯著更優(yōu)。從歷史數(shù)據(jù)來(lái)看，N7/N6工藝在試產(chǎn)到量產(chǎn)的半年內(nèi)，綜合缺陷率一直居高不下；而N3/N3P工藝從量產(chǎn)初期就展現(xiàn)出了較低的缺陷率；N5/N4工藝則更為出色，從試產(chǎn)階段就保持了較低的缺陷率水平。

若N2工藝能夠延續(xù)N5/N4的優(yōu)異表現(xiàn)，其市場(chǎng)前景無(wú)疑將十分廣闊。臺(tái)積電方面還指出，工藝的缺陷率能否迅速降低，不僅取決于工藝本身的設(shè)計(jì)和技術(shù)水平，還與芯片制造數(shù)量和產(chǎn)能規(guī)模密切相關(guān)。大規(guī)模的芯片生產(chǎn)能夠更容易地發(fā)現(xiàn)并改進(jìn)缺陷，從而提升整體工藝質(zhì)量。

事實(shí)上，臺(tái)積電在N2工藝上已經(jīng)流片了數(shù)量可觀的芯片，這也是其能夠快速降低缺陷率的關(guān)鍵因素之一。通過(guò)不斷的試驗(yàn)和改進(jìn)，臺(tái)積電正穩(wěn)步邁向2nm工藝的大規(guī)模量產(chǎn)。